반도체칩 관련 엔지니어 3년 이상 코스닥 상장사
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반도체칩 관련 엔지니어 3년 이상 코스닥 상장사 | |||
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2022-09-16 | 채용시 |
상세정보
본문반도체칩 관련 엔지니어 3년 이상 코스닥 상장사 ▣ 회사소개 - 코스닥상장사 / 20년 업력 150명 이상 중소기업 / 반도체칩 제조 설계기업 - 경기도 수원시 영통구 근무 ▣ 포지션 1) ASIC Front-End Engineer 2) ASIC Back-End Engineer 3) Design Verification Engineer 4) RTL Engineer 5) Foundation IP 6) Design Platform ▣ 담당업무 1) ASIC Front-End Engineer ㆍ 공학전공 (석박사 우대) ㆍ 영어 가능자 (EㆍMail 작성 / 의사소통 가능자) ㆍ3년 이상 경력 ■ ASIC Frontend Implementation ㆍ Logic Synthesis, STA, SDC Clean, Formal Verification ㆍ Low Power Implementation, UPF design flow ㆍ SCAN, ATPG, Memory BIST ㆍ High Speed IP (DDR5/PCIe/NANDPHY) Implementation 및 Test Scheme 구현 경험자 우대 ㆍ FinFET 경험자 우대 ■ DFT Implementation and Diagnosis ㆍ Chip DFT architecture implementation ㆍ Logic DFT : SCAN architecture configuration, ATPG and Diagnosis ㆍ Memory DFT : BIRA/BISR, BIST and Diagnosis ㆍ DFT for Analog IP, Special IO and Automotive device ㆍ 양산 수량 1억개 이상 제품 개발 경험자 우대 2) ASIC Back-End Engineer ㆍ 공학전공 (석박사 우대) ㆍ 영어 가능자 (EㆍMail 작성 / 의사소통 가능자) ㆍ3년 이상 경력 ■ Auto P&R layout and physical verification ㆍ Auto P&R Tool 유경험자 ㆍ Tcl Script 작성 가능자 ㆍ Physical Verification (Calibre PERC/DRC/ERC/LVS) ■ SI/PI analysis ㆍ Ansys redhawk 유경험자 ㆍ Onㆍchip and system level signal/power integrity 및 reliability analysis ㆍ ASIC design flow (RTL to GDS)에 대한 이해 ㆍ EDA data format (LEF/DEF, GDS, Liberty, STA, SPEF)에 대한 이해 ㆍ Voltage drop 또는 EM hotㆍspot의 원인 분석 ㆍ CPM(Chip Power Model) 생성 및 적용 3) Design Verification Engineer ■ SOC/IP Design Verification ㆍ SOC Architecture 및 IP Specification에 대한 이해를 바탕으로 기능 검증 수행 ㆍ SystemVerilog 등 HVL(Hardware Verification Language) 이용 ㆍ UVM 기반 검증 환경 ㆍ RTL 설계 경험자 우대 ㆍ 공학전공 (석박사 우대) ㆍ 영어 가능자 (EㆍMail 작성 / 의사소통 가능자) ㆍ3년 이상 경력 4) RTL Engineer ■ RTL Design ㆍ Soc 기반(Processor & AMBA Bus) System 개발 경험자 ㆍ RTL Design with Verilog or SystemVerilog ㆍ Logic synthesis와 timing constraints에 대한 이해 ㆍ DFT/SCAN에 대한 이해 ㆍ Script language 유경험자 우대 (shell programming/Perl/python) ㆍ 공학전공 (석박사 우대) ㆍ 영어 가능자 (EㆍMail 작성 / 의사소통 가능자) ㆍ3년 이상 경력 5) Foundation IP ■ Standard cell library 개발 인력 ㆍ 최소 5년 정도의 cell circuit 설계 또는 analog 회로 설계 경험자 ㆍ Cell library characterization 경험자 ㆍ 첨단공정 (FinFET)을 이용한 개발 경험자 선호 ㆍ 석/박사 전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자) ㆍ5년 이상 ■ Embedded SRAM/ROM 개발 인력 ㆍ 최소 5년 정도의 SRAM/ROM core 설계 또는 analog 회로 설계 경험자 ㆍ 첨단 공정 (FinFET)을 이용한 개발 경험자 선호 ㆍ Configurable SRAM/ROM core 설계 경험자 선호 ㆍ 석/박사 전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자) ㆍ 석/박사 전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자) ㆍ5년 이상 ■ Design kit 개발/검증 인력 ㆍ 최소 3년 이상의 design kit 개발 및 Library QA 경험자 ㆍ ASIC/SOC Physical implementation & design (RTLㆍtoㆍGDS) 경험자 ㆍ 주요 EDA tool (Cadence, Synopsys, Mentor) 사용 가능한 자 ㆍ Programming language 숙련자 (Linux, Cㆍshell, Tcl, Perl, Python, ...) ㆍ IPㆍlevel Testㆍchip 제작 및 Silicon 검증 경험자 ㆍ 석/박사 전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자) ㆍ3년 이상 6) Design Platform ■ CPU: CPU Hardening 인력 ㆍ 최소 10년 정도 logic 공정을 이용한 FrontㆍEnd/BackㆍEnd 경험자 ㆍ 최소 5년 정도 FinFET 공정을 이용한 SOC FrontㆍEnd/BackㆍEnd 경험자 ㆍ Advanced CPU core (CortexㆍA5x, A7x) Hardening 경험자 우대 ㆍ 석/박사 전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자) ㆍ5년 ~ 10년 이상 ■ DP: Design platform 개발/검증 인력 ㆍ Top integration 및 verification 경험자 (최소 3년 이상 유경험자) ㆍ Block/IP integration 및 verification 경험자 (최소 5년 이상 유경험자) ㆍ CPU subsystem 설계 경험자 (최소 3년이상 유경험자) ㆍ Platformㆍbased FPGA 설계 및 검증 경험자 ㆍ Programming 가능자 우대 (Linux, Cㆍshell, Tcl, Perl, Python, …) ㆍ 석/박사 전자 공학 전공자 우대 ㆍ 영어 가능자 (Speaking/Writing 가능자) ㆍ3년 ~ 5년 이상 ▣ 접수방법 1. 이력서(사진첨부 / 연락처 및 희망 연봉기재) 2. 자기(경력)소개서(근무회사 소개 및 주요 경력업무 위주로 기재) 3. 가급적 MS-word 자료를 부탁드립니다. ※ 채용마감일이 따로 있지는 않으며 채용시 마감인 관계로 빠른 지원을 부탁드립니다.
▣ 담당자 헤드헌팅 전문주식회사 KoreaHR 변재웅 대표 · 웹사이트: http://koreahr.co.kr · 연락전화번호 : 02-2038-3232 · 휴대폰 : 010-4007-5737 · 카카오톡 오픈채팅 : https://open.kakao.com/o/sW3keQK · 명함주소 : http://koreahr.co.kr/card.jpg · 메일주소 : job@koreahr.co.kr |
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